Časování paměti - Memory timings
Časování paměti nebo časování RAM popisuje informace o časování paměťového modulu. Vzhledem k inherentním vlastnostem VLSI a mikroelektroniky vyžadují paměťové čipy čas na úplné provedení příkazů. Příliš rychlé spouštění příkazů bude mít za následek poškození dat a nestabilitu systému. S vhodnou dobou mezi příkazy mohou mít paměťové moduly/čipy možnost plně přepínat tranzistory, nabíjet kondenzátory a správně signalizovat zpětné informace do řadiče paměti. Protože výkon systému závisí na tom, jak rychle lze použít paměť, toto načasování přímo ovlivňuje výkon systému.
Načasování moderní synchronní dynamické paměti s náhodným přístupem (SDRAM) je běžně indikováno pomocí čtyř parametrů: CL , T RCD , T RP a T RAS v jednotkách hodinových cyklů ; běžně se zapisují jako čtyři čísla oddělená spojovníky, např. 7-8-8-24. Čtvrtý (t RAS ) je často vynechán, nebo pětina, rychlost příkazu , někdy přidaná (obvykle 2T nebo 1T, také psáno 2N, 1N). Tyto parametry (jako součást většího celku) určují latenci hodin určitých konkrétních příkazů vydaných do paměti s náhodným přístupem . Nižší čísla znamenají kratší čekání mezi příkazy (podle hodinových cyklů ).
To, co určuje absolutní latenci (a tím i výkon systému), je určeno jak časováním, tak frekvencí hodin paměti. Při překládání časování paměti do skutečné latence je důležité si uvědomit, že časování je v jednotkách hodinových cyklů , což je u paměti s dvojnásobnou rychlostí přenosu dat poloviční rychlost oproti běžně uváděné přenosové rychlosti. Bez znalosti hodinové frekvence nelze určit, zda je jedna sada časování „rychlejší“ než jiná.
Například paměť DDR3-2000 má taktovací frekvenci 1 000 MHz, což dává hodinový cyklus 1 ns. S těmito 1 ns hodinami latence CAS 7 dává absolutní latenci CAS 7 ns. Rychlejší paměť DDR3-2666 (s hodinami 1333 MHz nebo 0,75 ns na cyklus) může mít větší latenci CAS 9, ale při hodinové frekvenci 1333 MHz je doba čekání 9 hodinových cyklů pouze 6,75 ns. Z tohoto důvodu má DDR3-2666 CL9 větší absolutní latenci CAS než paměť DDR3-2000 CL7.
Jak pro DDR3, tak pro DDR4, čtyři dříve popsaná časování nejsou jediným relevantním časováním a poskytují velmi krátký přehled výkonu paměti. Úplné časování paměti paměťového modulu je uloženo uvnitř čipu SPD modulu. U modulů DIMM DDR3 a DDR4 DIMM je tento čip paměťový čip PROM nebo EEPROM a obsahuje datový formát standardizované časovací tabulky JEDEC . Viz článek SPD o rozložení tabulky mezi různými verzemi DDR a příklady dalších informací o časování paměti, které jsou na těchto čipech k dispozici.
Moderní moduly DIMM obsahují čip ROM SPD ( Serial Presence Detect ), který obsahuje doporučené časování paměti pro automatickou konfiguraci, a profily XMP s rychlejšími informacemi o časování (a vyšším napětím), které umožňují rychlé a snadné zvýšení výkonu prostřednictvím přetaktování. Systém BIOS na počítači PC může uživateli umožnit ručně provádět úpravy časování ve snaze zvýšit výkon (s možným rizikem snížení stability) nebo v některých případech zvýšit stabilitu (pomocí navrhovaných časování).
Poznámka: Šířka pásma paměti měří propustnost paměti a je obecně omezena přenosovou rychlostí, nikoli latencí. Od prokládání přístup k více vnitřním banky SDRAM, to je možné přenášet data nepřetržitě rychlostí přenosu špičce. Je možné, že zvýšená šířka pásma bude mít cenu v latenci. Zejména každá následující generace pamětí DDR má vyšší přenosové rychlosti, ale absolutní latence se výrazně nemění, a zejména při prvním uvedení na trh má nová generace obecně delší latenci než předchozí.
Zvýšení šířky pásma paměti, a to i při zvýšení latence paměti, může zlepšit výkon počítačového systému s více procesory a/nebo více spouštěcími vlákny. Větší šířku pásma bude také zvýšit výkon integrovaných grafických procesorů, které nemají vyhrazené grafické paměti , ale pravidelné RAM jako VRAM . Moderní x86 procesory jsou silně optimalizována s technikami, jako je instrukční potrubí , out-of-order_execution , paměti prefetching , predikce závislost paměti a předvídání větvení na preventivně paměti zatížení z RAM (a ostatní cache), aby urychlily provedení ještě dále. S touto mírou složitosti optimalizace výkonu je obtížné s jistotou určit, jaké účinky může mít časování paměti na výkon. Různá pracovní zatížení mají různé vzorce přístupu k paměti a jsou ovlivněna odlišně ve výkonu těmito časováním paměti.
| název | Symbol | Definice |
|---|---|---|
| Latence CAS | CL | Počet cyklů mezi odesláním adresy sloupce do paměti a začátkem odpovědi na data. Toto je počet cyklů, které je zapotřebí k načtení prvního bitu paměti z paměti DRAM se již otevřeným správným řádkem. Na rozdíl od ostatních čísel to není maximum, ale přesné číslo, které musí být dohodnuto mezi řadičem paměti a pamětí. |
| Zpoždění adresy řádku na adresu sloupce | T RCD | Minimální počet hodinových cyklů nutných mezi otevřením řady paměti a přístupem ke sloupcům v ní. Doba načtení prvního bitu paměti z DRAM bez aktivního řádku je T RCD + CL. |
| Čas předpětí řady | T RP | Minimální počet hodinových cyklů vyžadovaných mezi vydáním příkazu precharge a otevřením dalšího řádku. Čas načtení prvního bitu paměti z DRAM s otevřeným nesprávným řádkem je T RP + T RCD + CL. |
| Row Active Time | T RAS | Minimální počet hodinových cyklů mezi řádkovým aktivním příkazem a vydáním příkazu precharge. Toto je čas potřebný k interní aktualizaci řádku a překrývá se s T RCD . V modulech SDRAM je to jednoduše T RCD + CL. Jinak přibližně stejné jako T RCD + 2 × CL. |
Poznámky:
|
||
Manipulace v BIOSu
V systémech Intel se o časování paměti a správu stará paměťový referenční kód (MRC), součást systému BIOS .
Viz také
Reference
- ^ Zveřejnil Alex Watson, možná repost z původního obsahu na custompc.com [nejasné] (2007-11-27). „Život a doba moderní základní desky“ . p. 8. Archivováno od originálu dne 22. července 2012 . Citováno 23. prosince 2016 .