Návrh pro testování - Design for testing

Návrh pro testování nebo návrh pro testovatelnost ( DFT ) se skládá z návrhových technik IC, které přidávají funkce testování do návrhu hardwarového produktu. Přidané funkce usnadňují vývoj a použití výrobních testů na navržený hardware. Účelem výrobních testů je ověřit, zda hardware produktu neobsahuje žádné výrobní vady, které by mohly nepříznivě ovlivnit správné fungování produktu.

Testy se aplikují v několika krocích v toku výroby hardwaru a u určitých produktů se mohou také použít pro údržbu hardwaru v prostředí zákazníka. Testy jsou obvykle řízeny testovacími programy, které se provádějí pomocí automatického testovacího zařízení (ATE) nebo v případě údržby systému uvnitř samotného sestaveného systému. Kromě zjištění a indikace přítomnosti defektů (tj. Selhání testu) mohou být testy schopny zaznamenat diagnostické informace o povaze selhání testu. Diagnostické informace lze použít k vyhledání zdroje selhání.

Jinými slovy, odezva vektorů (vzorů) z dobrého obvodu se porovnává s odezvou vektorů (pomocí stejných vzorů) z DUT (testované zařízení). Pokud je odezva stejná nebo odpovídá, obvod je dobrý. Jinak obvod není vyroben tak, jak byl zamýšlen.

DFT hraje důležitou roli při vývoji testovacích programů a jako rozhraní pro testovací aplikaci a diagnostiku. Automatické generování testovacích vzorů neboli ATPG je mnohem snazší, pokud byla implementována příslušná pravidla a návrhy DFT.

Dějiny

Techniky DFT se používají přinejmenším od počátků elektrických / elektronických zařízení pro zpracování dat. Brzy příklady od 1940 / 50s jsou přepínače a nástroje, které umožnily inženýrovi "skenovat" (tj. Selektivně zkoumat) napětí / proud na některých vnitřních uzlech v analogovém počítači [analogové skenování]. DFT je často spojován s konstrukčními úpravami, které zajišťují vylepšený přístup k prvkům vnitřních obvodů, takže místní vnitřní stav lze snadněji řídit ( ovladatelnost ) a / nebo pozorovat ( pozorovatelnost ). Konstrukční úpravy mohou mít čistě fyzickou povahu (např. Přidání bodu fyzické sondy do sítě) a / nebo přidat aktivní prvky obvodu pro usnadnění ovladatelnosti / pozorovatelnosti (např. Vložení multiplexeru do sítě). Zatímco vylepšení ovladatelnosti a pozorovatelnosti pro prvky vnitřních obvodů jsou pro testování rozhodně důležitá, nejsou jediným typem DFT. Další pokyny se například zabývají elektromechanickými charakteristikami rozhraní mezi zkoušeným výrobkem a zkušebním zařízením. Příkladem jsou pokyny pro velikost, tvar a rozteč bodů sondy nebo návrh přidat stav vysoké impedance k ovladačům připojeným k sondovaným sítím tak, aby bylo sníženo riziko poškození při zpětném chodu.

V průběhu let průmysl vyvinul a používal širokou škálu více či méně podrobných a víceméně formálních pokynů pro požadované a / nebo povinné úpravy obvodů DFT. Společné chápání DFT v kontextu Electronic Design Automation (EDA) pro moderní mikroelektroniku je do značné míry utvářeno schopnostmi komerčních softwarových nástrojů DFT, jakož i odborností a zkušenostmi profesionální komunity inženýrů DFT, kteří zkoumají, vyvíjejí a používání těchto nástrojů. Velká část souvisejících znalostí o DFT se zaměřuje na digitální obvody, zatímco DFT pro obvody analogových / smíšených signálů má poněkud opačné místo.

Cíle DFT pro produkty mikroelektroniky

DFT ovlivňuje a závisí na metodách použitých pro vývoj testů, aplikaci testů a diagnostiku.

Většina DFT podporovaných nástroji, která se dnes v tomto oboru praktikují, alespoň pro digitální obvody, je založena na paradigmatu strukturálních testů . Strukturální test neprovádí přímý pokus o určení, zda je celková funkčnost obvodu správná. Místo toho se snaží zajistit, aby byl obvod správně sestaven z některých nízkoúrovňových stavebních bloků, jak je uvedeno ve strukturálním netlistu . Jsou například všechny zadané logické brány k dispozici, fungují správně a jsou správně připojeny? Podmínkou je, že pokud je seznam netlistů správný a strukturální testování potvrdilo správné sestavení prvků obvodu, měl by obvod fungovat správně.

Všimněte si, že se to velmi liší od funkčního testování , které se pokouší ověřit, že testovaný obvod funguje podle jeho funkční specifikace. To úzce souvisí s problémem funkčního ověření, zda obvod specifikovaný netlistem splňuje funkční specifikace za předpokladu, že je sestaven správně.

Jednou výhodou strukturálního paradigmatu je, že generování testu se může soustředit na testování omezeného počtu relativně jednoduchých prvků obvodu, než aby se muselo vypořádat s exponenciálně explodující multiplicitou funkčních stavů a přechodů stavů. Zatímco úkol otestovat jednu logickou bránu najednou zní jednoduše, je tu překážka, kterou je třeba překonat. U dnešních velmi složitých návrhů je většina bran hluboce zakomponována, zatímco testovací zařízení je připojeno pouze k primárním vstupům / výstupům (I / O) a / nebo k některým fyzickým testovacím bodům. S vloženými branami proto musí být manipulováno prostřednictvím mezilehlých vrstev logiky. Pokud intervenující logika obsahuje prvky stavu, pak problém exponenciálně explodujícího stavového prostoru a sekvenčního přechodu stavu vytvoří neřešitelný problém pro generování testu. Aby se zjednodušilo generování testu, DFT řeší problém s přístupností tím, že odstraní potřebu komplikovaných stavových přechodových sekvencí při pokusu o ovládání a / nebo pozorování toho, co se děje u nějakého prvku vnitřního obvodu. V závislosti na volbách DFT provedených během návrhu / implementace obvodu může být generování strukturálních testů pro složité logické obvody víceméně automatizované nebo samoautomatické [1] . Jedním z klíčových cílů metodik DFT je tedy umožnit návrhářům provést kompromisy mezi množstvím a typem DFT a nákladem / přínosem (čas, úsilí, kvalita) úlohy generování testu.

Další výhodou je diagnostika obvodu pro případ, že by se v budoucnu objevil nějaký problém. Je to jako přidání některých funkcí nebo ustanovení do designu, aby bylo možné zařízení testovat v případě jakékoli poruchy během jeho používání.

Těšit se

Jednou z výzev pro průmysl je udržet krok s rychlým pokrokem v technologii čipů (počet I / O / velikost / umístění / rozteč, rychlost I / O, počet vnitřních obvodů / rychlost / výkon, regulace teploty atd.), Aniž by k tomu byli nuceni neustále vylepšovat zkušební zařízení. Moderní techniky DFT proto musí nabízet možnosti, které umožňují testování čipů a sestav nové generace na stávajícím testovacím zařízení a / nebo snižování požadavků / nákladů na nové testovací zařízení. Výsledkem je, že se techniky DFT neustále aktualizují, například začlenění komprese, aby se zajistilo, že časy aplikace testeru zůstanou v určitých mezích diktovaných nákladovým cílem pro testované produkty.

Diagnostika

Zejména u pokročilých polovodičových technologií se očekává, že některé čipy na každé vyrobené desce obsahují defekty, které je činí nefunkčními. Primárním cílem testování je najít a oddělit tyto nefunkční čipy od plně funkčních, což znamená, že jedna nebo více odpovědí zachycených testerem z testovaného nefunkčního čipu se liší od očekávané odpovědi. Procento čipů, které neprošly testem, by proto mělo úzce souviset s očekávanou funkční výtěžností pro daný typ čipu. Ve skutečnosti však není neobvyklé, že všechny čipy nového typu čipu, které dorazí na testovací podlahu poprvé, selžou (tzv. Situace s nulovým výnosem). V takovém případě musí čipy projít ladicím procesem, který se pokusí zjistit příčinu situace s nulovým výnosem. V ostatních případech může být pokles testu (procento neúspěchu testu) vyšší, než se očekávalo / je přijatelné, nebo může náhle kolísat. Čipy musí být znovu podrobeny procesu analýzy, aby se zjistil důvod nadměrného výpadku testu.

V obou případech mohou být důležité informace o povaze základního problému skryté ve způsobu, jakým čipy selhávají během testu. Aby se usnadnila lepší analýza, do protokolu selhání se shromažďují další informace o selhání nad rámec jednoduchého předání / selhání. Protokol selhání obvykle obsahuje informace o tom, kdy (např. Cyklus testeru), kde (např. Na kterém kanálu testeru) a jak (např. Logická hodnota) test selhal. Diagnostika se pokouší odvodit z protokolu selhání, ve kterém logickém / fyzickém umístění uvnitř čipu problém s největší pravděpodobností začal. Spuštěním velkého počtu poruch prostřednictvím diagnostického procesu, který se nazývá diagnostika svazku, lze identifikovat systematické poruchy.

V některých případech (např. Desky s plošnými spoji , vícečipové moduly (MCM), vestavěné nebo samostatné paměti ) je možné opravit testovaný vadný obvod. Za tímto účelem musí diagnostika rychle najít vadnou jednotku a vytvořit pracovní příkaz pro opravu / výměnu vadné jednotky.

Přístupy DFT mohou být více či méně diagnostické. Související cíle DFT jsou usnadnit / zjednodušit sběr a diagnostiku dat o poruše do té míry, že může umožnit výběr vzorku inteligentní analýzy poruch (FA), stejně jako zlepšit náklady, přesnost, rychlost a propustnost diagnostiky a FA.

Skenovat design

Nejběžnější metoda pro doručování testovacích dat ze vstupů čipů do testovaných interních obvodů (zkráceně CUT) a sledování jejich výstupů se nazývá skenování. V skenovacím designu jsou registry ( klopné obvody nebo západky) v designu spojeny v jednom nebo více skenovacích řetězcích , které se používají k získání přístupu k vnitřním uzlům čipu. Testovací vzory jsou posunuty dovnitř skenovacího řetězce (řetězů), funkční hodinové signály jsou pulzovány, aby se testoval obvod během „snímacího cyklu (cyklů)“, a výsledky jsou poté posunuty ven na výstupní kolíky čipu a porovnány s očekávaným výsledky ".

Přímé použití skenovacích technik může vést k velkým vektorovým sadám s odpovídajícími dlouhými požadavky na čas a paměť testeru. Testovací kompresní techniky řeší tento problém dekompresí vstupu skenování na čipu a kompresí výstupního testu. Velké zisky jsou možné, protože jakýkoli konkrétní testovací vektor obvykle potřebuje pouze nastavit a / nebo prozkoumat malý zlomek bitů skenovacího řetězce.

Výstup návrhu skenování může být poskytován ve formách, jako je Serial Vector Format (SVF), které mají být provedeny testovacím zařízením.

Ladění pomocí funkcí DFT

Kromě toho, že jsou užitečné pro výrobu testování „go / no go“, lze skenovací řetězce použít také k „ladění“ návrhů čipů. V této souvislosti se čip cvičí v normálním „funkčním režimu“ (například čip počítače nebo mobilního telefonu může provádět instrukce v montážním jazyce). Hodiny čipu lze kdykoli zastavit a čip znovu nakonfigurovat do „testovacího režimu“. V tomto okamžiku lze pomocí interních skenovacích řetězců vyřadit úplný vnitřní stav nebo nastavit libovolné požadované hodnoty. Další použití skenování pro pomoc při ladění spočívá ve skenování v počátečním stavu do všech paměťových prvků a následném návratu do funkčního režimu k provedení ladění systému. Výhodou je uvedení systému do známého stavu, aniž by prošlo mnoha hodinovými cykly. Toto použití skenovacích řetězců spolu s hodinovými řídicími obvody jsou související subdisciplínou logického designu zvanou „Design for Debug“ nebo „Design for Debuggability“.

Viz také

• Automatické zkušební zařízení
• Automatické generování testovacího vzoru
• BIST
• Design pro X
• Hodnocení chyb
• IDDQ testování
• JTAG

Reference

• IEEE Std 1149.1 (JTAG) Testability Primer Technická prezentace na Design-for-Test zaměřená na JTAG a Boundary Scan
• Principy a architektury testu VLSI , LT Wang, CW Wu a XQ Wen, kapitola 2, 2006. Elsevier.
• Příručka Electronic Design Automation For Integrated Circuits , Lavagno, Martin a Scheffer, ISBN  0-8493-3096-3 Průzkum v oblasti automatizace elektronického designu . Toto shrnutí bylo odvozeno (se svolením) od Vol I, Kapitola 21, Design For Test , Bernd Koenemann.

externí odkazy

• Návrh řetězce hraničního skenování
• Design na úrovni desky
• Průvodce designem pro testovatelnost